組み込みハードウェア設計の分野では,DDR電源回路は,コア電源ユニットとして,チップの性能とデバイスの長期安定性に直接影響します.高性能プロセッサとして,RK3588は,レイアウトに厳しい要求を置くこの記事では,公式の設計仕様に基づいて,DDR電源回路設計の主要な技術的側面を5つのコア次元から分解します:銅の鋳造,バイアス,解離コンデンサター,トレーストポロジー,トレース幅基準,ハードウェアエンジニアのための標準化された設計参照を提供します.

I. VCC_DDR 銅ラミネーション: 継続的な電源供給経路を確保するために"現在の要件"に焦点を当てた

銅 層 は DDR 電源 回路 の"主要 電源 供給 動脈"である.その 設計 は,電流 伝送 効率 と 電圧 低下 制御 を 直接 決定 し て い ます.注意 を 求める 重要な 点 は 二 つ です.:

• 効率的な線幅計算を優先する

RK3588電源ピンに接続する銅層は,チップの最大電流要求を満たす必要があります. The effective line width must be calculated in advance using the current-line width conversion formula (such as the IPC-2221 standard) to avoid localized overheating or voltage loss due to insufficient line width.

• 過剰 な 分割 を 避ける

銅層路面の線路が電流路線を断片する.CPUの電源ピンに接続するすべての銅ラミネーション経路が"完全で中断されない"ことを確認するために,バイアスの数と分布を制御する必要があります.明らかに断片がない.

II. 層変更経路とGND経路: "量マッチング"は,コンデンサータの有効性を分離するための鍵です

VCC_DDR電源をリルーティングする必要がある場合,経路設計は"電圧削減と分離保護"の原則に従い,特に:

• パワー・ヴィアス: 9 枚以上"密集型"

層を交換する際には,少なくとも9つの電源ビアスが 0.5*0.3mmの仕様で配置されなければならない.ビアスの数を増加させることで,寄生虫の誘導力と抵抗が減少する.層変化による電圧低下を最小限に抑える電力完整性を保証します

• GNDヴィアス:パワーヴィアスの"量"

解離電容器の接地経路の数が対応する電源経路数と一致しなければならない.不十分なGND経路は,電容器回路阻害を増加させる.電源供給のノイズを抑制する解離コンデンサータの能力を著しく弱め,DDR信号の安定性に影響を与える..

III. 解離電圧器の配置: "近接原理+精密な調整"により騒音抑制が最大化

解離電容器は,DDR電源の"ノイズフィルター"として機能する.位置が直接フィルタリング効率を決定し,次の仕様を厳格に遵守しなければならない (より明確な理解のために図を参照):

• コア・ピン・コンデンサター: 精密な裏側アライナメント

"図"に示されているように,RK3588チップ VCC_DDR パワーピン脱結合電圧器の図面図,この電源ピンに対応するPCBの背面に配置する必要があります. このPCBは,電源ピンに対応するPCBの背面に配置されます.ピンとコンデンサータの間の最短経路接続を達成し,ピン近くの高周波ノイズを迅速に吸収します.

• GND PAD コンデンサター: チップの中心GNDピンに"近い"

解離電容器のGND PADは,接地経路を短くし,接地阻害を減らすために,RK3588チップの中央GNDピンにできるだけ近く置くべきです.そして,地球回路を通って他の信号に結合するノイズを防止する.

• 他のコンデンサター: "チップに近い"配置

残りの非コアピンの脱結合コンデンサは",図"のレイアウトロジックに従って,RK3588チップにできるだけ近く置くべきである.離接コンデンサータを電源ピンの背面に配置する電力バスのノイズを効果的に抑制する.

IV. パワーピンルーティング: "ワンホール,ワンピン+タイルトポロジー"は,電流配電を最適化

RK3588のVCC_DDR電源ピンルーティングには"正確なマッチング+トポロジー最適化"設計が必要である.具体規格は以下のとおりである.

• ピンとVIA: 1対1の通信:

各VCC_DDR電源ピンは,不均等な電流分布や複数のピンが共同経路によって引き起こされる局所的な電源不足を避けるために,独立した経路に対応しなければならない.

• 上層ルーティング:

Tile Cross-Connection: "Figure VCC_DDR & VDDQ_DDR Power Pin 'Tile' Chain"に示されているように,上層ルーティングは'tile'トポロジーを使用しなければならない.クロスコネクションは均等な電流分布を達成する.線路の幅を10ミリで制御して,現在の運搬能力と路線スペースの要求をバランスさせるのが推奨されます..

• LPDDR4x モード:専用接続ソリューション

LPDDR4xメモリでRK3588を使用する場合",図: RK3588 Chip LPDDR4x Mode VCC_DDR/VCC0V6_DDR Power Pin Routing and Vias" must be followed to adapt to the power supply characteristics of LPDDR4x and ensure the stability of high-frequency memory operation.

V. 軌跡幅と銅の覆蓋: ゾーン管理,電流バランスおよび空間

VCC_DDR電源の軌跡幅と銅の覆いは",CPUエリア"と"周辺エリア"に従って設計され,他の信号ルーティングと連携しなければならない.具体的な要件は以下のとおりです.:

• ハード トレース 幅 標準

1. CPU エリア (パワーピンの周りに): チップピンの集中電源供給の現在の要求を満たすために,トラスの幅は120ミリ未満でなければならない.
2. 周辺領域 (電源入力からCPUへの経路):長距離での電圧損失を減らすために,トラス幅は200mil未満でなければならない.

• 銅のカバーデザインを好む

可能な限り,薄い痕跡の代わりに,大きな面積の銅カバーを使用する.銅面積を増やすことで,阻力と電圧低下がさらに減少し,電源供給の安定性が向上します.

• 他の信号回避

DDR以外の電源信号ビアは,定期的に配置し,ランダムな配置を避けるべきである."これは,電力銅の注入のために十分なスペースを許可し,バイアスによって引き起こされる土銅の注入への損傷を最小限に抑えるために地平面の整合性を確保する (図参照).

概要: DDR 電源回路設計の"コア論理"

RK3588 DDR電源回路設計の本質は",正確な電流制御,最小限の経路阻力,効率的なノイズ抑制この5つのポイントは相互に繋がっています 銅の流出とビアスから コンデンサータの配置と トラス・トポロジーまで各ステップは,デバイスクラッシュなどの問題を避けるために,厳格に仕様を遵守する必要があります.細部に注意を怠ったため 記憶の誤りやパフォーマンス変動

ハードウェアエンジニアは 設計の際には 仕様を技術実践と組み合わせなければなりませんPCB層数やレイアウトスペースなどの実際のシナリオを考慮し,同時にシミュレーションツール (Altium Designerなど) を利用している.パワーインテグリティ分析機能は,設計効果を検証し,最終製品の信頼性と安定性を保証します..